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作为国之重器，原子弹和芯片都属于尖端科技，很多人有一个疑惑，为什么我们国家在一穷二白的时候可以造出原子弹，现在国富民强了，反而造不出芯片，芯片难道比原子弹还难制造吗？

还真说对了，高端芯片真的比原子弹难多了。

中国在1958年提出原子弹研制计划，历时6年，在1964年10月16日，成功完成第一颗原子弹试爆，这是在我国一穷二白的情况下完成的。

而我国的芯片最有代表性的就是龙芯了，是2001年由中科院计算所成立课题组研制，历时16年，在2017年发布了较为成熟的龙芯3号。

虽然研发成功，但是相较于英特尔和AMD芯片，性能只有后两者的35%左右。

单纯从直观感受上来看，目前拥有核武器的国家很多，就连印度和巴基斯坦都可以制造出核武器，你想想这事的门槛能有多高？

当年伊拉克也在制造核武器，只是被美国打断了，伊朗也差点研制成功，也被美国打断了，如果不是联合国这5个巨头天天监视着全球，这个星球上至少50个国家能搞出核武器。

因为原子弹的制造与案例基础是基于爱因斯坦的狭义相对论中的质能等价：

原子弹制造原理是核裂变。

说白了就是一个较大的原子核，裂成了较小的原子核，反应前后会损失一部分质量，这部分质量以能量的形式释放出去，也叫链式反应。

制造原子弹最困难的不是原理也不是设计，而是原材料：铀。

很多国家放弃原子弹计划，其实最大的问题就是铀的储量不足，二战时期英国和美国的铀储量都不足以制造原子弹，最后是因为英国放弃了自己制造，把自己的铀都给了美国，才确保了美国原子弹研发中对铀的需求量。

目前很多国家也都面临同样的问题，原子弹壳都会弄，也知道得多少量的铀，但是搞到足够量的符合浓度要求的铀成为很多国家可望不可即的难题，伊朗就是在马上离心出足够的铀的时候，被美国给制裁了，原子弹计划也不得不暂停。

但是我们再看芯片呢，制作芯片的工艺其实要稍晚于原子弹的提出，原子弹原理大概是在1937年前后被提出的，而美国向日本投掷原子弹则是1945年。

而第一块芯片被制造出来则是到了1971年，这主要是因为芯片的主要元件是晶体管，而晶体管的发明是要到了1947年。而制造芯片的主要难度其实在工艺上。

目前全球只有一条产业，是由多个国家共同联合完成的，镜头是用德国的、光源是用美国的、机器是用荷兰的、打磨是用中国台湾的，少了哪个环节，都无法单独搞出芯片。

所以，朝鲜和巴基斯坦虽然能搞出核武器，但是再给他们50年，他们也搞不出来芯片。

从精度的角度来看，核武器这个东西，精度要求很低，他不要求你每颗都能炸，你做100颗有一颗能炸就算成功，甚至是只要是其他国家认为你成功了，你就算成功，核武器不需要精确量产，只是起到一个震慑作用，你看朝鲜，在地下弄的那个爆炸当量刚刚够得上核武器标准，也被承认为核武器国家，其实这就是一个震慑作用。

但是芯片不行，你说你造出来了也不行，这玩意需要良品率，即使你造出来了，但是良品率只有不到1%，这也是没用的。

我们国家也不是不能制造芯片，可以制造，只是不能制造出来高端芯片，目前我们很多军用芯片都是国家自主研发，因为精度要求不高，这种良品率可以参照原子弹的水平，但是一旦到民用，就要控制成本了，还得和市面上的配套系统和软件适配，因此太难了。

目前国内很多团队都在投入重金想要攻克7nm芯片，但是我们还没搞出来，跑在前面的对手却已经在攻克3nm和2nm的了，所以，芯片行业，要的是极度的精确！

美国的目的很简单，就是不想让我们自己生产出来芯片，但是可以卖给我们芯片产品，这样就可以稳定从中国获取巨额利润。

虽然全球这条芯片产线是很多国家共同完成的，但是美国搞出一个瓦森纳协定，根据这个协定，美国可以限制中国最多只能获得5年前的技术和机器。

1991年苏联解体，1994年，巴黎统筹委员会宣告解散，冷战结束后，包括“巴统”17国在内的28个国家于1995年9月在荷兰瓦森纳召开高官会议，决定加快建立常规武器和双用途物资及技术出口控制机制，弥补现行大规模杀伤性武器及其运载工作控制机制的不足。

在美国的操纵下，1996年7月，以西方国家为主的33个国家在奥地利维也纳签署了《瓦森纳协定》，决定从1996年11月1日起实施新的控制清单和信息交换规则。

申请加入协定的国家须满足以下条件：一是为武器或工业设备的生产国或出口国；二是遵守三大防扩散集团性制度（“核供应国集团”、“导弹及其技术控制制度”和“澳大利亚集团”）的不扩散政策，控制清单或准则，并遵守三大公约（《不扩散核武器条约》、《禁止生物武器公约》和《禁止化学武器公约》）；三是实行完全有效的出口控制制度。

与“巴统”一样，“瓦协”同样包含两份控制清单：一份是军民两用商品和技术清单，涵盖了先进材料、材料处理、电子器件、计算机、电信与信息安全、传感与激光、导航与航空电子仪器、船舶与海事设备、推进系统等9大类；另一份是军品清单，涵盖了各类武器弹药、设备及作战平台等共22类。

因为众所周知的原因，中国在被禁运国家之列。

美国对华技术出口管制以及成立“瓦森纳安排”，对中国的发展具有深层次的影响，即大大阻碍了中国加入全球生产体系。

全球生产体系的实质是，生产活动不再局限于单个企业跨越国界的布局，而是多个企业之间生产经营行为的全球一体化。

全球生产体系降低了生产成本和交易成本，对世界经济发展是有利的。对于各个国家来说，参与全球生产体系可以带来两大好处，一是进入世界市场，参与经济全球化进程；二是实现经济水平升级。对于大多数发展中国家来说，这也是参与全球生产体系面临的两大主要问题。

因为参与全球生产体系的企业，需要进行两方面联系：一是产品的营销，二是产品的研发、设计。而在这两方面，尤其在技术和信息方面，美国等发达国家都居于主导地位。

近年，中国半导体产业迅速发展, 但是其半导体产业还只是停留在制造阶段，因为缺乏核心技术。

2003年中国半导体销售额首次突破2000亿人民币，总销售额达2074.1亿人民币。而2003年“英特尔”公司全年的营业额就合人民币2498.3亿元。不仅如此，2003年“英特尔”公司的纯利润56亿美元，利润率达到18%，而中国的半导体市场的利润率只有3.7%。

这因为我们很少掌握核心技术，只是停留在制造业阶段，核心技术都得用“英特尔”和“超微”，利润都被“英特尔”这些掌握了核心技术的公司赚去了。

90年代中后期中国投入巨资发展的908和909工程，受到美国、日本等国在设备、技术出口管制方面的限制。华晶、华虹等到国际市场采购设备都先后遭遇到了“瓦森纳安排”的限制。

美国等西方国家对华出口管制，使得中国半导体设备制造业同国际先进水平还有2-3代的差距，落后国际先进水平10年左右。而这也极大妨碍了中国在半导体价值链生产中的水平升级。

半导体产业的问题，只是中国参与全球生产体系时，由于以美国为首的西方国家对华出口管制而出现困境的一个缩影。在计算机、航天、芯片研究与制造等诸多产业同样面临这样的问题。

实际上，在21世纪各国经济和社会发展相互依存的时代，在中国经济迅速发展的情况下，美国对华技术出口管制已经没有多大实质意义，已经成为改善中美关系的重大障碍。

那么，美国限制我们，我们不可以自己造吗？

芯片制造难度到底在哪？

我们一起了解下芯片的制造过程，大概就能明白难度有多大了。

芯片首先需要设计。

设计芯片，其实就像是盖房子，用晶圆做地基，再层层叠加制造流程，便可以造出芯片了，因此，如果没有设计图，再强的制造能力也造不出来。

目前有很多企业都可以自行设计芯片，比如高通、因特尔、联发科等等。

一个芯片的设计，最重要的步骤就是制定规格，这和建筑图纸一样，一定要约定好长宽高，随后才能进行设计，确保设计和生产没有差错。

设计完规格后，接着就是设计芯片的细节了。

这个步骤就像初步记下建筑的规划，将整体轮廓描绘出来，方便后续制图。

在芯片中，便是使用硬体描述语言（HDL）将电路描写出来。常使用的 HDL 有 Verilog、VHDL 等，藉由程式码便可轻易地将一颗芯片的功能表达出来。接着就是检查程式功能的正确性并持续修改，直到它满足期望的功能为止。

有了完整规画后，接下来便是画出平面的设计蓝图。

在芯片设计中，逻辑合成这个步骤便是将确定无误的 HDL code，放入电子设计自动化工具（EDA tool），让电脑将 HDL code 转换成逻辑电路，产生如下的电路图。之后，反复确定此逻辑闸设计图是否符合规格并修改，直到功能正确为止。

最后，将合成完的程式码再放入另一套 EDA tool，进行电路布局与绕线（Place And Route）。在经过不断的检测后，便会形成如下的电路图。图中可以看到蓝、红、绿、黄等不同颜色，每种不同的颜色就代表着一张光罩。

至于光罩究竟要如何运用呢？

首先，目前已经知道一颗 IC 会产生多张的光罩，这些光罩有上下层的分别，每层有各自的任务。下图为简单的光罩例子，以积体电路中最基本的元件 CMOS 为范例，CMOS 全名为互补式金属氧化物半导体（Complementary metal–oxide–semiconductor），也就是将 NMOS 和 PMOS 两者做结合，形成 CMOS。至于什么是金属氧化物半导体（MOS）？这种在芯片中广泛使用的元件比较难说明，一般读者也较难弄清，在这里就不多加细究。

下图中，左边就是经过电路布局与绕线后形成的电路图，在前面已经知道每种颜色便代表一张光罩。右边则是将每张光罩摊开的样子。制作便由底层开始，依循上一篇 IC 芯片的制造中所提的方法，逐层制作，最后便会产生期望的芯片了。

至此，对于 IC 设计应该有初步的了解，整体看来就很清楚 IC 设计是一门非常复杂的专业，也多亏了电脑辅助软体的成熟，让 IC 设计得以加速。

IC 设计厂十分依赖工程师的智慧，这裡所述的每个步骤都有其专门的知识，皆可独立成多门专业的课程，像是撰写硬体描述语言就不单纯的只需要熟悉程式语言，还需要了解逻辑电路是如何运作、如何将所需的演算法转换成程式、合成软体是如何将程式转换成逻辑闸等问题。

其中主要半导体设计公司有英特尔、高通、博通、英伟达、美满、赛灵思、Altera、联发科、海思、展讯、中兴微电子、华大、大唐、智芯、敦泰、士兰、中星、格科等。

设计完成后，就要准备材料了，晶圆。

什么是晶圆？

在半导体的新闻中，总是会提到以尺寸标示的晶圆厂，如 8 寸或是 12 寸晶圆厂，然而，所谓的晶圆到底是什么东西？其中 8 寸指的是什么部分？要产出大尺寸的晶圆制造又有什么难度呢？以下将逐步介绍半导体最重要的基础——「晶圆」到底是什么。

晶圆（wafer），是制造各式电脑芯片的基础。我们可以将芯片制造比拟成用乐高积木盖房子，藉由一层又一层的堆叠，完成自己期望的造型（也就是各式芯片）。然而，如果没有良好的地基，盖出来的房子就会歪来歪去，不合自己所意，为了做出完美的房子，便需要一个平稳的基板。对芯片制造来说，这个基板就是接下来将描述的晶圆。

首先，先回想一下小时候在玩乐高积木时，积木的表面都会有一个一个小小圆型的凸出物，藉由这个构造，我们可将两块积木稳固的叠在一起，且不需使用胶水。芯片制造，也是以类似这样的方式，将后续添加的原子和基板固定在一起。因此，我们需要寻找表面整齐的基板，以满足后续制造所需的条件。

在固体材料中，有一种特殊的晶体结构──单晶（Monocrystalline）。它具有原子一个接着一个紧密排列在一起的特性，可以形成一个平整的原子表层。因此，采用单晶做成晶圆，便可以满足以上的需求。然而，该如何产生这样的材料呢，主要有二个步骤，分别为纯化以及拉晶，之后便能完成这样的材料。

纯化分成两个阶段，第一步是冶金级纯化，此一过程主要是加入碳，以氧化还原的方式，将氧化硅转换成 98% 以上纯度的硅。大部份的金属提炼，像是铁或铜等金属，皆是采用这样的方式获得足够纯度的金属。但是，98% 对于芯片制造来说依旧不够，仍需要进一步提升。因此，将再进一步采用西门子制程（Siemens process）作纯化，如此，将获得半导体制程所需的高纯度多晶硅。

接着，就是拉晶的步骤。

首先，将前面所获得的高纯度多晶硅融化，形成液态的硅。

之后，以单晶的硅种（seed）和液体表面接触，一边旋转一边缓慢的向上拉起。至于为何需要单晶的硅种，是因为硅原子排列就和人排队一样，会需要排头让后来的人该如何正确的排列，硅种便是重要的排头，让后来的原子知道该如何排队。

最后，待离开液面的硅原子凝固后，排列整齐的单晶硅柱便完成了。

然而，8寸、12寸又代表什么东西呢？

他指的是我们产生的晶柱，长得像铅笔笔桿的部分，表面经过处理并切成薄圆片后的直径。至于制造大尺寸晶圆又有什么难度呢？如前面所说，晶柱的制作过程就像是在做棉花糖一样，一边旋转一边成型。

有制作过棉花糖的话，应该都知道要做出大而且扎实的棉花糖是相当困难的，而拉晶的过程也是一样，旋转拉起的速度以及温度的控制都会影响到晶柱的品质。也因此，尺寸愈大时，拉晶对速度与温度的要求就更高，因此要做出高品质 12 寸晶圆的难度就比 8 寸晶圆还来得高。

只是，一整条的硅柱并无法做成芯片制造的基板，为了产生一片一片的硅晶圆，接着需要以钻石刀将硅晶柱横向切成圆片，圆片再经由抛光便可形成芯片制造所需的硅晶圆。经过这么多步骤，芯片基板的制造便大功告成，下一步便是堆叠房子的步骤，也就是芯片制造。

至于该如何制作芯片呢？

在介绍过硅晶圆是什么东西后，同时，也知道制造 IC 芯片就像是用乐高积木盖房子一样，藉由一层又一层的堆叠，创造自己所期望的造型。然而，盖房子有相当多的步骤，IC 制造也是一样，制造 IC 究竟有哪些步骤？

在开始前，我们要先认识 IC 芯片是什么。

IC，全名积体电路（Integrated Circuit），由它的命名可知它是将设计好的电路，以堆叠的方式组合起来。藉由这个方法，我们可以减少连接电路时所需耗费的面积。下图为 IC 电路的 3D 图，从图中可以看出它的结构就像房子的樑和柱，一层一层堆叠，这也就是为何会将 IC 制造比拟成盖房子。

从上图中 IC 芯片的 3D 剖面图来看，底部深蓝色的部分就是上一篇介绍的晶圆，从这张图可以更明确的知道，晶圆基板在芯片中扮演的角色是何等重要。至于红色以及土黄色的部分，则是于 IC 制作时要完成的地方。

首先，在这里可以将红色的部分比拟成高楼中的一楼大厅。一楼大厅，是一栋房子的门户，出入都从这里，在掌握交通下通常会有较多的机能性。因此，和其他楼层相比，在兴建时会比较复杂，需要较多的步骤。在 IC 电路中，这个大厅就是逻辑闸层，它是整颗 IC 中最重要的部分，藉由将多种逻辑闸组合在一起，完成功能齐全的 IC 芯片。

黄色的部分，则像是一般的楼层。和一楼相比，不会有太复杂的构造，而且每层楼在兴建时也不会有太多变化。这一层的目的，是将红色部分的逻辑闸相连在一起。之所以需要这么多层，是因为有太多线路要连结在一起，在单层无法容纳所有的线路下，就要多叠几层来达成这个目标了。在这之中，不同层的线路会上下相连以满足接线的需求。

知道 IC 的构造后，接下来要介绍该如何制作。试想一下，如果要以油漆喷罐做精细作图时，我们需先割出图形的遮盖板，盖在纸上。接着再将油漆均匀地喷在纸上，待油漆乾后，再将遮板拿开。不断的重复这个步骤后，便可完成整齐且复杂的图形。制造 IC 就是以类似的方式，藉由遮盖的方式一层一层的堆叠起来。

制作 IC 时，可以简单分成以上 4 种步骤。虽然实际制造时，制造的步骤会有差异，使用的材料也有所不同，但是大体上皆采用类似的原理。这个流程和油漆作画有些许不同，IC 制造是先涂料再加做遮盖，油漆作画则是先遮盖再作画。以下将介绍各流程。

金属溅镀：将欲使用的金属材料均匀洒在晶圆片上，形成一薄膜。

涂布光阻：先将光阻材料放在晶圆片上，透过光罩（光罩原理留待下次说明），将光束打在不要的部分上，破坏光阻材料结构。接着，再以化学药剂将被破坏的材料洗去。

蚀刻技术：将没有受光阻保护的硅晶圆，以离子束蚀刻。

光阻去除：使用去光阻液剩下的光阻溶解掉，如此便完成一次流程。

最后便会在一整片晶圆上完成很多 IC 芯片，接下来只要将完成的方形 IC 芯片剪下，便可送到封装厂做封装，至于封装厂是什么东西？就要待之后再做说明。

其中，主要晶圆代工厂有格罗方德、三星电子、Tower Jazz、Dongbu、美格纳、IBM、富士通、英特尔、海力士、台积电、联电、中芯国际、力晶、华虹、德茂、武汉新芯、华微、华立、力芯。

纳米制程是什么？

三星以及台积电在先进半导体制程打得相当火热，彼此都想要在晶圆代工中抢得先机以争取订单，几乎成了 14 纳米与 16 纳米之争，然而 14 纳米与 16 纳米这两个数字的究竟意义为何，指的又是哪个部位？而在缩小制程后又将来带来什么好处与难题？以下我们将就纳米制程做简单的说明。

纳米到底有多细微？

在开始之前，要先了解纳米究竟是什么意思。在数学上，纳米是 0.000000001 公尺，但这是个相当差的例子，毕竟我们只看得到小数点后有很多个零，却没有实际的感觉。如果以指甲厚度做比较的话，或许会比较明显。

用尺规实际测量的话可以得知指甲的厚度约为 0.0001 公尺（0.1 毫米），也就是说试着把一片指甲的侧面切成 10 万条线，每条线就约等同于 1 纳米，由此可略为想像得到 1 纳米是何等的微小了。

知道纳米有多小之后，还要理解缩小制程的用意，缩小电晶体的最主要目的，就是可以在更小的芯片中塞入更多的电晶体，让芯片不会因技术提升而变得更大；其次，可以增加处理器的运算效率；再者，减少体积也可以降低耗电量；最后，芯片体积缩小后，更容易塞入行动装置中，满足未来轻薄化的需求。

再回来探究纳米制程是什么，以 14 纳米为例，其制程是指在芯片中，线最小可以做到 14 纳米的尺寸，下图为传统电晶体的长相，以此作为例子。缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？左下图中的 L 就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的路径从 Drain 端到 Source 端（有兴趣的话可以利用 Google 以 MOSFET 搜索，会有更详细的解释）。

此外，电脑是以 0 和 1 作运算，要如何以电晶体满足这个目的呢？做法就是判断电晶体是否有电流流通。当在 Gate 端（绿色的方块）做电压供给，电流就会从 Drain 端到 Source 端，如果没有供给电压，电流就不会流动，这样就可以表示 1 和 0。不过，制程并不能无限制的缩小，当我们将电晶体缩小到 20 纳米左右时，就会遇到量子物理中的问题，让电晶体有漏电的现象，抵消缩小 L 时获得的效益。作为改善方式，就是导入 FinFET（Tri-Gate）这个概念，如右上图。在 Intel 以前所做的解释中，可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象。

更重要的是，藉由这个方法可以增加 Gate 端和下层的接触面积。在传统的做法中（左上图），接触面只有一个平面，但是采用 FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让 Source-Drain 端变得更小，对缩小尺寸有相当大的帮助。

最后，则是为什么会有人说各大厂进入 10 纳米制程将面临相当严峻的挑战，主因是 1 颗原子的大小大约为 0.1 纳米，在 10 纳米的情况下，一条线只有不到 100 颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，就会产生不知名的现象，影响产品的良率。

如果无法想像这个难度，可以做个小实验。在桌上用 100 个小珠子排成一个 10×10 的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，最后使它形成一个 10×5 的长方形。这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰巨。

随着三星以及台积电在近期将完成 14 纳米、16 纳米 FinFET 的量产，两者都想争夺 Apple 下一代的 iPhone 芯片代工，我们将看到相当精彩的商业竞争，同时也将获得更加省电、轻薄的手机，要感谢摩尔定律所带来的好处呢。

经过漫长的流程，从设计到制造，终于获得一颗 IC 芯片了。然而一颗芯片相当小且薄，如果不在外施加保护，会被轻易的刮伤损坏。此外，因为芯片的尺寸微小，如果不用一个较大尺寸的外壳，将不易以人工安置在电路板上。因此，本文接下来要针对封装加以描述介绍。

首先要介绍的是双排直立式封装（Dual Inline Package；DIP），从下图可以看到采用此封装的 IC 芯片在双排接脚下，看起来会像条黑色蜈蚣，让人印象深刻，此封装法为最早采用的 IC 封装技术，具有成本低廉的优势，适合小型且不需接太多线的芯片。但是，因为大多采用的是塑料，散热效果较差，无法满足现行高速芯片的要求。因此，使用此封装的，大多是历久不衰的芯片，如下图中的 OP741，或是对运作速度没那么要求且芯片较小、接孔较少的 IC 芯片。

至于球格阵列（Ball Grid Array，BGA）封装，和 DIP 相比封装体积较小，可轻易的放入体积较小的装置中。此外，因为接脚位在芯片下方，和 DIP 相比，可容纳更多的金属接脚。

相当适合需要较多接点的芯片。然而，采用这种封装法成本较高且连接的方法较复杂，因此大多用在高单价的产品上。

然而，使用以上这些封装法，会耗费掉相当大的体积。像现在的行动装置、穿戴装置等，需要相当多种元件，如果各个元件都独立封装，组合起来将耗费非常大的空间，因此目前有两种方法，可满足缩小体积的要求，分别为 SoC（System On Chip）以及 SiP（System In Packet）。

在智慧型手机刚兴起时，在各大财经杂誌上皆可发现 SoC 这个名词，然而 SoC 究竟是什么东西？简单来说，就是将原本不同功能的 IC，整合在一颗芯片中。藉由这个方法，不单可以缩小体积，还可以缩小不同 IC 间的距离，提升芯片的计算速度。至于制作方法，便是在 IC 设计阶段时，将各个不同的 IC 放在一起，再透过先前介绍的设计流程，制作成一张光罩。

然而，SoC 并非只有优点，要设计一颗 SoC 需要相当多的技术配合。IC 芯片各自封装时，各有封装外部保护，且 IC 与 IC 间的距离较远，比较不会发生交互干扰的情形。但是，当将所有 IC 都包装在一起时，就是噩梦的开始。IC 设计厂要从原先的单纯设计 IC，变成了解并整合各个功能的 IC，增加工程师的工作量。此外，也会遇到很多的状况，像是通讯芯片的高频讯号可能会影响其他功能的 IC 等情形。

作为替代方案，SiP 跃上整合芯片的舞台。和 SoC 不同，它是购买各家的 IC，在最后一次封装这些 IC，如此便少了 IP 授权这一步，大幅减少设计成本。此外，因为它们是各自独立的 IC，彼此的干扰程度大幅下降。

采用 SiP 技术的产品，最著名的非 Apple Watch 莫属。因为 Watch 的内部空间太小，它无法采用传统的技术，SoC 的设计成本又太高，SiP 成了首要之选。藉由 SiP 技术，不单可缩小体积，还可拉近各个 IC 间的距离，成为可行的折衷方案。下图便是 Apple Watch 芯片的结构图，可以看到相当多的 IC 包含在其中。

完成封装后，便要进入测试的阶段，在这个阶段便要确认封装完的 IC 是否有正常的运作，正确无误之后便可出货给组装厂，做成我们所见的电子产品。其中主要的半导体封装与测试企业有安靠、星科金朋、J-devices、Unisem、Nepes、日月光、力成、南茂、颀邦、京元电子、福懋、菱生精密、矽品、长电、优特。

搞清楚芯片的制作流程，就能大概明白，芯片制作的困难了吧。

中国加油，希望早日摆脱美国的钳制