揭谛投资
10-23 13:36
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2045年的芯片长什么样？英特尔晶圆厂实录：芯片会长高，每一步新结构都要熬十年
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10:46","market":"us","language":"zh","title":"2045年的芯片长什么样？英特尔晶圆厂实录：芯片会长高，每一步新结构都要熬十年","url":"https://stock-news.laohu8.com/highlight/detail?id=2677919247","media":"华尔街见闻","summary":"英特尔技术高管认为，2045年的芯片会继续往三维堆叠的方向走，但每一种新结构都要花约十年去解决散热和集成问题，工程师自己也只有四年的能见度。眼前更紧的约束是设备：全球现有工具大概只够把先进制程晶圆产量翻一倍，追不上AI每年3倍的算力增长。","content":"<html><head></head><body><p style=\"text-align: left;\">10月23日，知名科技播客主持人Dwarkesh Patel发布最新一期特别节目。他在英特尔的晶圆厂和研究实验室走访两天，与五位技术负责人对话，话题从环绕栅极、背面供电、CFET，一直谈到英特尔与马斯克Terafab项目的合作。</p><p style=\"text-align: left;\">这些对话指向两个判断。2045 年的芯片会继续往三维堆叠的方向长：<strong>晶体管、连线、芯片之间的连接都在向上叠，但每种新结构要花约十年消化散热和集成难题，工程师自己对技术路线也只有约四年的能见度。眼前更紧的约束是设备：主持人提到AI算力十年来每年增长3倍，英特尔CTO给出的估算是，现有全球设备大概只够把先进制程晶圆产量翻一倍。</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/aa014affc298040d7f509d39c3fa5b0c\" data-align=\"center\" tg-width=\"1024\" tg-height=\"601\"/><span></span></p><h2 style=\"text-align: left;\">英特尔研发负责人：2045年的芯片会往上长，热量是躲不开的账</h2><p style=\"text-align: left;\">芯片靠晶体管运算。晶体管是微型开关，开合对应 1 和 0。给它的栅极加电压，下面的沟道导通；撤掉电压，沟道关闭。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/8de7c318d7939108818310ad7e10590e\" data-align=\"center\" tg-width=\"935\" tg-height=\"556\"/><span></span></p><p style=\"text-align: left;\">器件缩小后，沟道关不严，电流会漏过去。办法是让栅极从更多侧面管住沟道：平面晶体管只压住上面，FinFET 把沟道立成薄鳍，三面包住，环绕栅极把沟道切成悬空的薄带，每条裹满一圈。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/3eb0f369b0b5dbeac07f3033319e1572\" data-align=\"center\" tg-width=\"956\" tg-height=\"661\"/><span></span></p><p style=\"text-align: left;\">英特尔负责现有量产制程开发的 Chris Auth 说，环绕栅极早在 90 年代就是已知的终点："环绕栅极真正是最终极的晶体管。"前面的步骤没有跳过，应变硅、高 <a href=\"https://laohu8.com/S/TKKD.SI\">K</a> 金属栅、FinFET 一路做下来，"你不会在必须做之前就去做"。</p><p style=\"text-align: left;\">下一步是 CFET：电路里的晶体管分 N 型和 P 型，成对出现，今天并排放，CFET 把它们上下叠放，同样面积能多放一倍，代价是层间走线更难、热量更难散。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/9566b7820c6b566da94b4cd07c5c600b\" data-align=\"center\" tg-width=\"981\" tg-height=\"377\"/><span></span></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/8d52969b5f5d10a032ed0a1eee0819b5\" data-align=\"center\" tg-width=\"871\" tg-height=\"581\"/><span></span></p><p style=\"text-align: left;\">Chris 认为，到 2045 年结构会更激进。<strong>"现在你面对的是一个悬浮在互连之中的晶体管，你就会想：为什么不是晶体管、互连、再来一些晶体管、再来一些互连？"存储芯片已经这么做了，NAND 闪存有了三维结构，他认为 DRAM 迟早也会走到这一步。</strong></p><p style=\"text-align: left;\"><strong>散热是最大的限制。他把限制算力的因素归为三件事：开关有多快，开关耗多少电，热怎么散出去。</strong>三维器件让热量问题更突出："这会是一个限制，也将一直是个限制，但这些问题我们能解决。"至于何时落地，他很保守："我们对技术扩展的能见度大约是四年。走到那四年之后，你觉得还能再做四年。但如果谈十年，就很难说它会是什么样子了。"</p><p style=\"text-align: left;\"><strong>晶体管上方还要叠十几层金属连线，把它们接成电路，这一层叫互连，现在用铜。</strong>研究实验室的 Jack Kavalieros 等人在探索用钌替代：铜线要先铺一层衬垫才能粘牢，线越细，衬垫占的截面比例越大，钌可以直接刻蚀，不需要衬垫。他们说："在那些非常细的尺寸上，如果能拿衬垫的电阻去换没有衬垫，钌就开始占优势。"交叉点大约在 20 纳米的间距范围。他们也提醒，上一个节点选了钴，现在又回到铜：<strong>"当时领先的选项是钴，现在又是铜，将来也许是钌。"</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/7002096376e13124621cf20d65025980\" data-align=\"center\" tg-width=\"1024\" tg-height=\"578\"/><span></span></p><p style=\"text-align: left;\">芯片之间的连接由先进封装技术开发部门总监 Tyler Osborn 讲解。节目旁白先点出矛盾：芯片面积翻倍，边缘长度只翻倍，而芯片之间的数据交换靠边缘进行。AI 运算中，数据搬运的速度往往比运算本身更决定整体快慢。</p><p style=\"text-align: left;\">混合键合是解法之一：跳过焊点，把两颗芯片的铜接口直接对准、压合、加热，让接口连在一起，接点就能排得更密。Tyler 给出一组数字：15 年前一级互连的间距是 130 到 150 微米，今天量产中的 Foveros 做到 25 微米，实验室里已在 10 微米以下，今年 IEEE ECTC 会议上有论文展示了 0.45 微米间距的混合键合器件的可靠性数据。他的评价是："我看到这里有很长的跑道。"</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/d977103d6696914225bb7412f6d39fb6\" data-align=\"center\" tg-width=\"1024\" tg-height=\"557\"/><span></span></p><h2 style=\"text-align: left;\">新结构晚十年才量产，英特尔给创新设了额度</h2><p style=\"text-align: left;\"><strong>FinFET 1989 年在实验室验证、2011 年量产，环绕栅极 1988 年验证、2022 年才由<a href=\"https://laohu8.com/S/SMSN.UK\">三星</a>量产，这是节目给出的时间线。</strong>中间要把约 2,000 道工序磨合到稳定，每周能在晶圆（切出芯片的圆形硅片）上批量重复，良率（合格芯片的比例）也要达标。</p><p style=\"text-align: left;\">英特尔的教训来自 10 纳米（一代制造工艺，业内称节点）。Chris 回忆，当时缩放速度远超历史水平，又要在没有新工具的情况下完成，"这给流程和工程师带来很大负担"。他认为最该推后的技术是 EUV（极紫外光刻）："当我们开始定义 10 纳米时，结论是 EUV 还没准备好。"EUV 用 13.5 纳米波长的光把电路图案印到晶圆上，波长越短，一次能印出的线条越细。节目旁白交代了结果：<strong>10 纳米原定 2016 年，2018 年才开始制造；台积电 2019 年把 EUV 投入量产，英特尔首个 EUV 制程 2023 年才出产品。</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/9dca93b9184a61c8a14d086799719b6a\" data-align=\"center\" tg-width=\"1024\" tg-height=\"536\"/><span></span></p><p style=\"text-align: left;\">英特尔 14A 的外部客户决策正在进行，客户看重的是进度可预期。Chris 总结："我们学到的是，一个节点里不要做太多创新，因为创新越多，复杂度越高。"英特尔为此设了"阶段门"：新技术从探路进入开发，良率、缺陷、性能必须全部达标，达不到就推到下一代。</p><p style=\"text-align: left;\">同样的务实出现在晶圆厂的会议室里。Kevin Fischer 在 Hot Topics 会议上要在信息不全时拍板：<strong>"你会学到的一点是，你永远不会有完整的数据集。如果要等完整的数据集，你已经等得太久了，已经太晚了。"他要判断的是"我们要承担多大风险"。</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/eaa148a83f58894f3a280aa2b957a6b6\" data-align=\"center\" tg-width=\"1024\" tg-height=\"649\"/><span></span></p><p style=\"text-align: left;\">他举的例子是"外延节瘤"。外延是在晶圆表面一层层长出新的晶体，局部长疯就会形成凸起，让相邻部位短路、晶体管失效。团队"高度并行"，同时试多个方案，既加清洗工序去掉节瘤，也找源头。最高等级的加急批次叫 HotBox 1，在每台设备上都有优先权，Kevin 说："把高速公路留出一条拼车道，其他人都让开，只有这一个实验可以跑。"代价是"它拖累整个工厂"，所以工厂的人不愿出这张牌。</p><p style=\"text-align: left;\">研究实验室里，新结构先做"短流程"样板：只做几道关键工序，测准了再拼成复杂器件。比如 CFET 先做上下各一条带子的简化版，"可能还不比现在的并排纳米带有优势"，但能先验证叠起来之后的接线问题。材料的淘汰同样直接，一种新材料可能因为"粘不上"就被判出局，或者后续工序的气体会改变它的性质，"如果找不到办法控制，对我们来说就是死路"。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/16acbfd209298c85c7b04ae741df5a00\" data-align=\"center\" tg-width=\"1024\" tg-height=\"522\"/><span></span></p><h2 style=\"text-align: left;\">英特尔CTO：算力要3倍，设备只够2倍</h2><p style=\"text-align: left;\">主持人提到 ASML 每年交付的 EUV 光刻机不到 100 台，要分给英特尔、台积电和 SK 海力士等。英特尔 CTO Pushkar Ranade 承认这是限制，同时说"EUV 或者 ASML 不是唯一的瓶颈"”我们看到所有设备都出现了严重短缺"。一个制程一旦确定，设备就被锁定："我们不能随便换一台不同的设备来做同一个制程。"他的缓冲办法是节点之间尽量保持设备通用，"从 18A 到 14A，也许 80% 的设备可以复用"。</p><p style=\"text-align: left;\"><strong>当主持人问全球设备够不够把先进制程晶圆产量提高到 10 倍，他回答："10 倍不行，大概 2 倍可以。"主持人指出 AI 行业十年来算力每年增长 3 倍</strong>，Pushkar 说，除非整条供应链都多产，否则增不了产出。主持人归纳："产量可以在 12 个月内增加，但到 2030 年不会比现在预测的高多少。"Pushkar 补充了周期：设备订单"18 个月才能拿到货"，那就进入 2028 年，再要新建厂房，"基本上要到这个十年的尾声"。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/54829439340c860b835a197e7cb2a34c\" data-align=\"center\" tg-width=\"1019\" tg-height=\"672\"/><span></span></p><p style=\"text-align: left;\">这背后是代工业的成本结构。Pushkar 说："一座晶圆厂<a href=\"https://laohu8.com/S/01630\">建成</a>后，大约 80% 的成本是固定的。"线路和车站先花了钱，多一个乘客几乎不增加成本，所以每多一个百分点的利用率，都直接转成收入。他把行业的集中也归到这里：四十年前有二十家代工厂，现在只剩三家。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/787ff79318f0b01eaad151b78c3a04f7\" data-align=\"center\" tg-width=\"1024\" tg-height=\"540\"/><span></span></p><p style=\"text-align: left;\">追赶台积电，他认为要补的是规模："我们需要追的是规模。"”如果你说的是技术，我认为我们已经到位了，也许在性能、功耗或面积密度上差几个百分点。"面对主持人引用的 SemiAnalysis 对比，他说："首先，我不认同你的基准测试。"他的标准是准时：可以差几个百分点，"但你必须准时"。</p><p style=\"text-align: left;\">资本开支方面，主持人给出台积电今年约 500 亿美元、英特尔约 200 亿美元（台积电已把 2026 年资本开支上调至 600 亿至 640 亿美元）。Pushkar 认为这个比较不公平，台积电几乎是所有人的代工厂，英特尔大部分是给自己做，随着外部客户增加，开支会上去。</p><p style=\"text-align: left;\">Terafab 是外部压力的一个例子。Pushkar 转述马斯克的想法："我们要么建 Terafab，要么就没有芯片。"主持人指出，工具是瓶颈，全球硅的总量不会因此增加；Pushkar 回应，电力、水、耗材可以扩，"工具不行"。<strong>他还说，建一座晶圆厂的成本每 4 到 5 年翻一番，一台 High-NA 光刻机连同配套设备约 4 亿美元，这条曲线没法无限延伸。</strong>他给出一个思想实验：研究型晶圆厂里让人吃汉堡、抽雪茄，看看良率会怎样。他承认没有现有厂商愿意这么做：<strong>"这是一个厌恶风险的行业。"</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/4c5f9abd8bd4792a0915e39632e9e726\" data-align=\"center\" tg-width=\"1024\" tg-height=\"587\"/><span></span></p><p style=\"text-align: left;\"><strong>访谈最后，主持人建议英特尔像英伟达锁定内存那样大量承诺采购工具。Pushkar 答："如果早知道我们今天所知道的，我们会在大约一年前就多投入。知道了现在的情况，我想我们会投入更多。"</strong>他还提到出售闪存业务："显然从后见之明来看，那不是最聪明的时机。"并认为内存的供给缺口比算力更大。</p><h2 style=\"text-align: left;\">同一台High-NA光刻机，英特尔与台积电算出两本账</h2><p style=\"text-align: left;\">High-NA 是 EUV 的升级版，镜头的<a href=\"https://laohu8.com/S/300203\">聚光</a>口径（数值孔径）从 0.33 提高到 0.55，单次曝光能印出的特征尺寸小约 1.7 倍。图案太密时，机器一次印不出来，就要拆成两三遍分别印，每遍都占机器时间，也多一次出缺陷的机会。旁白算了账：一台 EUV 约 2 亿美元，High-NA 约贵一倍，能不能值回来，取决于能少几遍曝光。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/ae10be5dceaddfbe647f546be5684559\" data-align=\"center\" tg-width=\"1024\" tg-height=\"552\"/><span></span></p><p style=\"text-align: left;\">Chris 说，两家公司对同一台设备得出不同结论，原因在架构。"我们用背面供电，这意味着你正面的间距要求会放松。"背面供电把粗的电源线迁到晶圆背面，正面只留细信号线，走线空间就宽松了，High-NA 一次能直接印出来。<strong>他认为台积电没有背面供电，必须做更紧的间距，High-NA 做不了，只能继续用双重曝光的 EUV。"对他们来说不是很有帮助，对我们则很有帮助。"但这是英特尔一方的说法。</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/c6bc92677ff65119b323cfe234eaca28\" data-align=\"center\" tg-width=\"1002\" tg-height=\"644\"/><span></span></p><p style=\"text-align: left;\">市场此刻关心的是成本。台积电董事长魏哲家 6 月在股东会上称，High-NA 尚未量产的原因纯粹是成本，9 月又有报道称台积电已同意从 2030 年起在量产中使用 High-NA。英特尔把它留作 14A 的选项，Chris 称会跟客户逐个讨论："它有价值，也有增加的复杂度。"</p><p style=\"text-align: left;\">英特尔如今也替别家公司造芯片（代工），要向客户提供工艺设计套件（PDK），写明这个工艺能造什么、按什么规则造。Chris 承认，英特尔几十年只做自家产品，没有正式的 PDK 流程，"18A 一开始是没有 PDK 的"，客户反馈之后才补上，14A 一开始就按这个标准做。</p></body></html>","collect":0,"html":"<!DOCTYPE html>\n<html>\n<head>\n<meta http-equiv=\"Content-Type\" content=\"text/html; charset=utf-8\" />\n<meta name=\"viewport\" content=\"width=device-width,initial-scale=1.0,minimum-scale=1.0,maximum-scale=1.0,user-scalable=no\"/>\n<meta name=\"format-detection\" content=\"telephone=no,email=no,address=no\" />\n<title>2045年的芯片长什么样？英特尔晶圆厂实录：芯片会长高，每一步新结构都要熬十年</title>\n<style type=\"text/css\">\na,abbr,acronym,address,applet,article,aside,audio,b,big,blockquote,body,canvas,caption,center,cite,code,dd,del,details,dfn,div,dl,dt,\nem,embed,fieldset,figcaption,figure,footer,form,h1,h2,h3,h4,h5,h6,header,hgroup,html,i,iframe,img,ins,kbd,label,legend,li,mark,menu,nav,\nobject,ol,output,p,pre,q,ruby,s,samp,section,small,span,strike,strong,sub,summary,sup,table,tbody,td,tfoot,th,thead,time,tr,tt,u,ul,var,video{ font:inherit;margin:0;padding:0;vertical-align:baseline;border:0 }\nbody{ font-size:16px; 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class=\"title\">\n2045年的芯片长什么样？英特尔晶圆厂实录：芯片会长高，每一步新结构都要熬十年\n</h2>\n\n<h4 class=\"meta\">\n\n\n<a class=\"head\" href=\"https://laohu8.com/wemedia/1084101182\">\n\n\n<div class=\"h-thumb\" style=\"background-image:url(https://static.tigerbbs.com/66809d1f5c2e43e2bdf15820c6d6897e);background-size:cover;\"></div>\n\n<div class=\"h-content\">\n<p class=\"h-name\">华尔街见闻 </p>\n<p class=\"h-time\">2026-10-23 10:46</p>\n</div>\n\n</a>\n\n\n</h4>\n\n</header>\n<article>\n<html><head></head><body><p style=\"text-align: left;\">10月23日，知名科技播客主持人Dwarkesh Patel发布最新一期特别节目。他在英特尔的晶圆厂和研究实验室走访两天，与五位技术负责人对话，话题从环绕栅极、背面供电、CFET，一直谈到英特尔与马斯克Terafab项目的合作。</p><p style=\"text-align: left;\">这些对话指向两个判断。2045 年的芯片会继续往三维堆叠的方向长：<strong>晶体管、连线、芯片之间的连接都在向上叠，但每种新结构要花约十年消化散热和集成难题，工程师自己对技术路线也只有约四年的能见度。眼前更紧的约束是设备：主持人提到AI算力十年来每年增长3倍，英特尔CTO给出的估算是，现有全球设备大概只够把先进制程晶圆产量翻一倍。</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/aa014affc298040d7f509d39c3fa5b0c\" data-align=\"center\" tg-width=\"1024\" tg-height=\"601\"/><span></span></p><h2 style=\"text-align: left;\">英特尔研发负责人：2045年的芯片会往上长，热量是躲不开的账</h2><p style=\"text-align: left;\">芯片靠晶体管运算。晶体管是微型开关，开合对应 1 和 0。给它的栅极加电压，下面的沟道导通；撤掉电压，沟道关闭。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/8de7c318d7939108818310ad7e10590e\" data-align=\"center\" tg-width=\"935\" tg-height=\"556\"/><span></span></p><p style=\"text-align: left;\">器件缩小后，沟道关不严，电流会漏过去。办法是让栅极从更多侧面管住沟道：平面晶体管只压住上面，FinFET 把沟道立成薄鳍，三面包住，环绕栅极把沟道切成悬空的薄带，每条裹满一圈。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/3eb0f369b0b5dbeac07f3033319e1572\" data-align=\"center\" tg-width=\"956\" tg-height=\"661\"/><span></span></p><p style=\"text-align: left;\">英特尔负责现有量产制程开发的 Chris Auth 说，环绕栅极早在 90 年代就是已知的终点："环绕栅极真正是最终极的晶体管。"前面的步骤没有跳过，应变硅、高 <a href=\"https://laohu8.com/S/TKKD.SI\">K</a> 金属栅、FinFET 一路做下来，"你不会在必须做之前就去做"。</p><p style=\"text-align: left;\">下一步是 CFET：电路里的晶体管分 N 型和 P 型，成对出现，今天并排放，CFET 把它们上下叠放，同样面积能多放一倍，代价是层间走线更难、热量更难散。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/9566b7820c6b566da94b4cd07c5c600b\" data-align=\"center\" tg-width=\"981\" tg-height=\"377\"/><span></span></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/8d52969b5f5d10a032ed0a1eee0819b5\" data-align=\"center\" tg-width=\"871\" tg-height=\"581\"/><span></span></p><p style=\"text-align: left;\">Chris 认为，到 2045 年结构会更激进。<strong>"现在你面对的是一个悬浮在互连之中的晶体管，你就会想：为什么不是晶体管、互连、再来一些晶体管、再来一些互连？"存储芯片已经这么做了，NAND 闪存有了三维结构，他认为 DRAM 迟早也会走到这一步。</strong></p><p style=\"text-align: left;\"><strong>散热是最大的限制。他把限制算力的因素归为三件事：开关有多快，开关耗多少电，热怎么散出去。</strong>三维器件让热量问题更突出："这会是一个限制，也将一直是个限制，但这些问题我们能解决。"至于何时落地，他很保守："我们对技术扩展的能见度大约是四年。走到那四年之后，你觉得还能再做四年。但如果谈十年，就很难说它会是什么样子了。"</p><p style=\"text-align: left;\"><strong>晶体管上方还要叠十几层金属连线，把它们接成电路，这一层叫互连，现在用铜。</strong>研究实验室的 Jack Kavalieros 等人在探索用钌替代：铜线要先铺一层衬垫才能粘牢，线越细，衬垫占的截面比例越大，钌可以直接刻蚀，不需要衬垫。他们说："在那些非常细的尺寸上，如果能拿衬垫的电阻去换没有衬垫，钌就开始占优势。"交叉点大约在 20 纳米的间距范围。他们也提醒，上一个节点选了钴，现在又回到铜：<strong>"当时领先的选项是钴，现在又是铜，将来也许是钌。"</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/7002096376e13124621cf20d65025980\" data-align=\"center\" tg-width=\"1024\" tg-height=\"578\"/><span></span></p><p style=\"text-align: left;\">芯片之间的连接由先进封装技术开发部门总监 Tyler Osborn 讲解。节目旁白先点出矛盾：芯片面积翻倍，边缘长度只翻倍，而芯片之间的数据交换靠边缘进行。AI 运算中，数据搬运的速度往往比运算本身更决定整体快慢。</p><p style=\"text-align: left;\">混合键合是解法之一：跳过焊点，把两颗芯片的铜接口直接对准、压合、加热，让接口连在一起，接点就能排得更密。Tyler 给出一组数字：15 年前一级互连的间距是 130 到 150 微米，今天量产中的 Foveros 做到 25 微米，实验室里已在 10 微米以下，今年 IEEE ECTC 会议上有论文展示了 0.45 微米间距的混合键合器件的可靠性数据。他的评价是："我看到这里有很长的跑道。"</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/d977103d6696914225bb7412f6d39fb6\" data-align=\"center\" tg-width=\"1024\" tg-height=\"557\"/><span></span></p><h2 style=\"text-align: left;\">新结构晚十年才量产，英特尔给创新设了额度</h2><p style=\"text-align: left;\"><strong>FinFET 1989 年在实验室验证、2011 年量产，环绕栅极 1988 年验证、2022 年才由<a href=\"https://laohu8.com/S/SMSN.UK\">三星</a>量产，这是节目给出的时间线。</strong>中间要把约 2,000 道工序磨合到稳定，每周能在晶圆（切出芯片的圆形硅片）上批量重复，良率（合格芯片的比例）也要达标。</p><p style=\"text-align: left;\">英特尔的教训来自 10 纳米（一代制造工艺，业内称节点）。Chris 回忆，当时缩放速度远超历史水平，又要在没有新工具的情况下完成，"这给流程和工程师带来很大负担"。他认为最该推后的技术是 EUV（极紫外光刻）："当我们开始定义 10 纳米时，结论是 EUV 还没准备好。"EUV 用 13.5 纳米波长的光把电路图案印到晶圆上，波长越短，一次能印出的线条越细。节目旁白交代了结果：<strong>10 纳米原定 2016 年，2018 年才开始制造；台积电 2019 年把 EUV 投入量产，英特尔首个 EUV 制程 2023 年才出产品。</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/9dca93b9184a61c8a14d086799719b6a\" data-align=\"center\" tg-width=\"1024\" tg-height=\"536\"/><span></span></p><p style=\"text-align: left;\">英特尔 14A 的外部客户决策正在进行，客户看重的是进度可预期。Chris 总结："我们学到的是，一个节点里不要做太多创新，因为创新越多，复杂度越高。"英特尔为此设了"阶段门"：新技术从探路进入开发，良率、缺陷、性能必须全部达标，达不到就推到下一代。</p><p style=\"text-align: left;\">同样的务实出现在晶圆厂的会议室里。Kevin Fischer 在 Hot Topics 会议上要在信息不全时拍板：<strong>"你会学到的一点是，你永远不会有完整的数据集。如果要等完整的数据集，你已经等得太久了，已经太晚了。"他要判断的是"我们要承担多大风险"。</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/eaa148a83f58894f3a280aa2b957a6b6\" data-align=\"center\" tg-width=\"1024\" tg-height=\"649\"/><span></span></p><p style=\"text-align: left;\">他举的例子是"外延节瘤"。外延是在晶圆表面一层层长出新的晶体，局部长疯就会形成凸起，让相邻部位短路、晶体管失效。团队"高度并行"，同时试多个方案，既加清洗工序去掉节瘤，也找源头。最高等级的加急批次叫 HotBox 1，在每台设备上都有优先权，Kevin 说："把高速公路留出一条拼车道，其他人都让开，只有这一个实验可以跑。"代价是"它拖累整个工厂"，所以工厂的人不愿出这张牌。</p><p style=\"text-align: left;\">研究实验室里，新结构先做"短流程"样板：只做几道关键工序，测准了再拼成复杂器件。比如 CFET 先做上下各一条带子的简化版，"可能还不比现在的并排纳米带有优势"，但能先验证叠起来之后的接线问题。材料的淘汰同样直接，一种新材料可能因为"粘不上"就被判出局，或者后续工序的气体会改变它的性质，"如果找不到办法控制，对我们来说就是死路"。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/16acbfd209298c85c7b04ae741df5a00\" data-align=\"center\" tg-width=\"1024\" tg-height=\"522\"/><span></span></p><h2 style=\"text-align: left;\">英特尔CTO：算力要3倍，设备只够2倍</h2><p style=\"text-align: left;\">主持人提到 ASML 每年交付的 EUV 光刻机不到 100 台，要分给英特尔、台积电和 SK 海力士等。英特尔 CTO Pushkar Ranade 承认这是限制，同时说"EUV 或者 ASML 不是唯一的瓶颈"”我们看到所有设备都出现了严重短缺"。一个制程一旦确定，设备就被锁定："我们不能随便换一台不同的设备来做同一个制程。"他的缓冲办法是节点之间尽量保持设备通用，"从 18A 到 14A，也许 80% 的设备可以复用"。</p><p style=\"text-align: left;\"><strong>当主持人问全球设备够不够把先进制程晶圆产量提高到 10 倍，他回答："10 倍不行，大概 2 倍可以。"主持人指出 AI 行业十年来算力每年增长 3 倍</strong>，Pushkar 说，除非整条供应链都多产，否则增不了产出。主持人归纳："产量可以在 12 个月内增加，但到 2030 年不会比现在预测的高多少。"Pushkar 补充了周期：设备订单"18 个月才能拿到货"，那就进入 2028 年，再要新建厂房，"基本上要到这个十年的尾声"。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/54829439340c860b835a197e7cb2a34c\" data-align=\"center\" tg-width=\"1019\" tg-height=\"672\"/><span></span></p><p style=\"text-align: left;\">这背后是代工业的成本结构。Pushkar 说："一座晶圆厂<a href=\"https://laohu8.com/S/01630\">建成</a>后，大约 80% 的成本是固定的。"线路和车站先花了钱，多一个乘客几乎不增加成本，所以每多一个百分点的利用率，都直接转成收入。他把行业的集中也归到这里：四十年前有二十家代工厂，现在只剩三家。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/787ff79318f0b01eaad151b78c3a04f7\" data-align=\"center\" tg-width=\"1024\" tg-height=\"540\"/><span></span></p><p style=\"text-align: left;\">追赶台积电，他认为要补的是规模："我们需要追的是规模。"”如果你说的是技术，我认为我们已经到位了，也许在性能、功耗或面积密度上差几个百分点。"面对主持人引用的 SemiAnalysis 对比，他说："首先，我不认同你的基准测试。"他的标准是准时：可以差几个百分点，"但你必须准时"。</p><p style=\"text-align: left;\">资本开支方面，主持人给出台积电今年约 500 亿美元、英特尔约 200 亿美元（台积电已把 2026 年资本开支上调至 600 亿至 640 亿美元）。Pushkar 认为这个比较不公平，台积电几乎是所有人的代工厂，英特尔大部分是给自己做，随着外部客户增加，开支会上去。</p><p style=\"text-align: left;\">Terafab 是外部压力的一个例子。Pushkar 转述马斯克的想法："我们要么建 Terafab，要么就没有芯片。"主持人指出，工具是瓶颈，全球硅的总量不会因此增加；Pushkar 回应，电力、水、耗材可以扩，"工具不行"。<strong>他还说，建一座晶圆厂的成本每 4 到 5 年翻一番，一台 High-NA 光刻机连同配套设备约 4 亿美元，这条曲线没法无限延伸。</strong>他给出一个思想实验：研究型晶圆厂里让人吃汉堡、抽雪茄，看看良率会怎样。他承认没有现有厂商愿意这么做：<strong>"这是一个厌恶风险的行业。"</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/4c5f9abd8bd4792a0915e39632e9e726\" data-align=\"center\" tg-width=\"1024\" tg-height=\"587\"/><span></span></p><p style=\"text-align: left;\"><strong>访谈最后，主持人建议英特尔像英伟达锁定内存那样大量承诺采购工具。Pushkar 答："如果早知道我们今天所知道的，我们会在大约一年前就多投入。知道了现在的情况，我想我们会投入更多。"</strong>他还提到出售闪存业务："显然从后见之明来看，那不是最聪明的时机。"并认为内存的供给缺口比算力更大。</p><h2 style=\"text-align: left;\">同一台High-NA光刻机，英特尔与台积电算出两本账</h2><p style=\"text-align: left;\">High-NA 是 EUV 的升级版，镜头的<a href=\"https://laohu8.com/S/300203\">聚光</a>口径（数值孔径）从 0.33 提高到 0.55，单次曝光能印出的特征尺寸小约 1.7 倍。图案太密时，机器一次印不出来，就要拆成两三遍分别印，每遍都占机器时间，也多一次出缺陷的机会。旁白算了账：一台 EUV 约 2 亿美元，High-NA 约贵一倍，能不能值回来，取决于能少几遍曝光。</p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/ae10be5dceaddfbe647f546be5684559\" data-align=\"center\" tg-width=\"1024\" tg-height=\"552\"/><span></span></p><p style=\"text-align: left;\">Chris 说，两家公司对同一台设备得出不同结论，原因在架构。"我们用背面供电，这意味着你正面的间距要求会放松。"背面供电把粗的电源线迁到晶圆背面，正面只留细信号线，走线空间就宽松了，High-NA 一次能直接印出来。<strong>他认为台积电没有背面供电，必须做更紧的间距，High-NA 做不了，只能继续用双重曝光的 EUV。"对他们来说不是很有帮助，对我们则很有帮助。"但这是英特尔一方的说法。</strong></p><p class=\"t-img-caption\"><img src=\"https://static.tigerbbs.com/c6bc92677ff65119b323cfe234eaca28\" data-align=\"center\" tg-width=\"1002\" tg-height=\"644\"/><span></span></p><p style=\"text-align: left;\">市场此刻关心的是成本。台积电董事长魏哲家 6 月在股东会上称，High-NA 尚未量产的原因纯粹是成本，9 月又有报道称台积电已同意从 2030 年起在量产中使用 High-NA。英特尔把它留作 14A 的选项，Chris 称会跟客户逐个讨论："它有价值，也有增加的复杂度。"</p><p style=\"text-align: left;\">英特尔如今也替别家公司造芯片（代工），要向客户提供工艺设计套件（PDK），写明这个工艺能造什么、按什么规则造。Chris 承认，英特尔几十年只做自家产品，没有正式的 PDK 流程，"18A 一开始是没有 PDK 的"，客户反馈之后才补上，14A 一开始就按这个标准做。</p></body></html>\n\n</article>\n</div>\n</body>\n</html>\n","type":0,"thumbnail":"https://static.tigerbbs.com/decbb3608fc91145fc4b7f919c67d502","relate_stocks":{"LU0081259029.USD":"UBS (LUX) EQUITY FUND - TECH OPPORTUNITY \"P\" (USD) ACC","IE000F7OJYX1.SGD":"RQI GLOBAL \"I\" (SGDHDG) INC","IE000WAW04H5.SGD":"RQI GLOBAL \"I\" (SGD) INC A","TTEQ":"T. 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金属栅、FinFET 一路做下来，\"你不会在必须做之前就去做\"。下一步是 CFET：电路里的晶体管分 N 型和 P 型，成对出现，今天并排放，CFET 把它们上下叠放，同样面积能多放一倍，代价是层间走线更难、热量更难散。Chris 认为，到 2045 年结构会更激进。\"现在你面对的是一个悬浮在互连之中的晶体管，你就会想：为什么不是晶体管、互连、再来一些晶体管、再来一些互连？\"存储芯片已经这么做了，NAND 闪存有了三维结构，他认为 DRAM 迟早也会走到这一步。散热是最大的限制。他把限制算力的因素归为三件事：开关有多快，开关耗多少电，热怎么散出去。三维器件让热量问题更突出：\"这会是一个限制，也将一直是个限制，但这些问题我们能解决。\"至于何时落地，他很保守：\"我们对技术扩展的能见度大约是四年。走到那四年之后，你觉得还能再做四年。但如果谈十年，就很难说它会是什么样子了。\"晶体管上方还要叠十几层金属连线，把它们接成电路，这一层叫互连，现在用铜。研究实验室的 Jack Kavalieros 等人在探索用钌替代：铜线要先铺一层衬垫才能粘牢，线越细，衬垫占的截面比例越大，钌可以直接刻蚀，不需要衬垫。他们说：\"在那些非常细的尺寸上，如果能拿衬垫的电阻去换没有衬垫，钌就开始占优势。\"交叉点大约在 20 纳米的间距范围。他们也提醒，上一个节点选了钴，现在又回到铜：\"当时领先的选项是钴，现在又是铜，将来也许是钌。\"芯片之间的连接由先进封装技术开发部门总监 Tyler Osborn 讲解。节目旁白先点出矛盾：芯片面积翻倍，边缘长度只翻倍，而芯片之间的数据交换靠边缘进行。AI 运算中，数据搬运的速度往往比运算本身更决定整体快慢。混合键合是解法之一：跳过焊点，把两颗芯片的铜接口直接对准、压合、加热，让接口连在一起，接点就能排得更密。Tyler 给出一组数字：15 年前一级互连的间距是 130 到 150 微米，今天量产中的 Foveros 做到 25 微米，实验室里已在 10 微米以下，今年 IEEE ECTC 会议上有论文展示了 0.45 微米间距的混合键合器件的可靠性数据。他的评价是：\"我看到这里有很长的跑道。\"新结构晚十年才量产，英特尔给创新设了额度FinFET 1989 年在实验室验证、2011 年量产，环绕栅极 1988 年验证、2022 年才由三星量产，这是节目给出的时间线。中间要把约 2,000 道工序磨合到稳定，每周能在晶圆（切出芯片的圆形硅片）上批量重复，良率（合格芯片的比例）也要达标。英特尔的教训来自 10 纳米（一代制造工艺，业内称节点）。Chris 回忆，当时缩放速度远超历史水平，又要在没有新工具的情况下完成，\"这给流程和工程师带来很大负担\"。他认为最该推后的技术是 EUV（极紫外光刻）：\"当我们开始定义 10 纳米时，结论是 EUV 还没准备好。\"EUV 用 13.5 纳米波长的光把电路图案印到晶圆上，波长越短，一次能印出的线条越细。节目旁白交代了结果：10 纳米原定 2016 年，2018 年才开始制造；台积电 2019 年把 EUV 投入量产，英特尔首个 EUV 制程 2023 年才出产品。英特尔 14A 的外部客户决策正在进行，客户看重的是进度可预期。Chris 总结：\"我们学到的是，一个节点里不要做太多创新，因为创新越多，复杂度越高。\"英特尔为此设了\"阶段门\"：新技术从探路进入开发，良率、缺陷、性能必须全部达标，达不到就推到下一代。同样的务实出现在晶圆厂的会议室里。Kevin Fischer 在 Hot Topics 会议上要在信息不全时拍板：\"你会学到的一点是，你永远不会有完整的数据集。如果要等完整的数据集，你已经等得太久了，已经太晚了。\"他要判断的是\"我们要承担多大风险\"。他举的例子是\"外延节瘤\"。外延是在晶圆表面一层层长出新的晶体，局部长疯就会形成凸起，让相邻部位短路、晶体管失效。团队\"高度并行\"，同时试多个方案，既加清洗工序去掉节瘤，也找源头。最高等级的加急批次叫 HotBox 1，在每台设备上都有优先权，Kevin 说：\"把高速公路留出一条拼车道，其他人都让开，只有这一个实验可以跑。\"代价是\"它拖累整个工厂\"，所以工厂的人不愿出这张牌。研究实验室里，新结构先做\"短流程\"样板：只做几道关键工序，测准了再拼成复杂器件。比如 CFET 先做上下各一条带子的简化版，\"可能还不比现在的并排纳米带有优势\"，但能先验证叠起来之后的接线问题。材料的淘汰同样直接，一种新材料可能因为\"粘不上\"就被判出局，或者后续工序的气体会改变它的性质，\"如果找不到办法控制，对我们来说就是死路\"。英特尔CTO：算力要3倍，设备只够2倍主持人提到 ASML 每年交付的 EUV 光刻机不到 100 台，要分给英特尔、台积电和 SK 海力士等。英特尔 CTO Pushkar Ranade 承认这是限制，同时说\"EUV 或者 ASML 不是唯一的瓶颈\"”我们看到所有设备都出现了严重短缺\"。一个制程一旦确定，设备就被锁定：\"我们不能随便换一台不同的设备来做同一个制程。\"他的缓冲办法是节点之间尽量保持设备通用，\"从 18A 到 14A，也许 80% 的设备可以复用\"。当主持人问全球设备够不够把先进制程晶圆产量提高到 10 倍，他回答：\"10 倍不行，大概 2 倍可以。\"主持人指出 AI 行业十年来算力每年增长 3 倍，Pushkar 说，除非整条供应链都多产，否则增不了产出。主持人归纳：\"产量可以在 12 个月内增加，但到 2030 年不会比现在预测的高多少。\"Pushkar 补充了周期：设备订单\"18 个月才能拿到货\"，那就进入 2028 年，再要新建厂房，\"基本上要到这个十年的尾声\"。这背后是代工业的成本结构。Pushkar 说：\"一座晶圆厂建成后，大约 80% 的成本是固定的。\"线路和车站先花了钱，多一个乘客几乎不增加成本，所以每多一个百分点的利用率，都直接转成收入。他把行业的集中也归到这里：四十年前有二十家代工厂，现在只剩三家。追赶台积电，他认为要补的是规模：\"我们需要追的是规模。\"”如果你说的是技术，我认为我们已经到位了，也许在性能、功耗或面积密度上差几个百分点。\"面对主持人引用的 SemiAnalysis 对比，他说：\"首先，我不认同你的基准测试。\"他的标准是准时：可以差几个百分点，\"但你必须准时\"。资本开支方面，主持人给出台积电今年约 500 亿美元、英特尔约 200 亿美元（台积电已把 2026 年资本开支上调至 600 亿至 640 亿美元）。Pushkar 认为这个比较不公平，台积电几乎是所有人的代工厂，英特尔大部分是给自己做，随着外部客户增加，开支会上去。Terafab 是外部压力的一个例子。Pushkar 转述马斯克的想法：\"我们要么建 Terafab，要么就没有芯片。\"主持人指出，工具是瓶颈，全球硅的总量不会因此增加；Pushkar 回应，电力、水、耗材可以扩，\"工具不行\"。他还说，建一座晶圆厂的成本每 4 到 5 年翻一番，一台 High-NA 光刻机连同配套设备约 4 亿美元，这条曲线没法无限延伸。他给出一个思想实验：研究型晶圆厂里让人吃汉堡、抽雪茄，看看良率会怎样。他承认没有现有厂商愿意这么做：\"这是一个厌恶风险的行业。\"访谈最后，主持人建议英特尔像英伟达锁定内存那样大量承诺采购工具。Pushkar 答：\"如果早知道我们今天所知道的，我们会在大约一年前就多投入。知道了现在的情况，我想我们会投入更多。\"他还提到出售闪存业务：\"显然从后见之明来看，那不是最聪明的时机。\"并认为内存的供给缺口比算力更大。同一台High-NA光刻机，英特尔与台积电算出两本账High-NA 是 EUV 的升级版，镜头的聚光口径（数值孔径）从 0.33 提高到 0.55，单次曝光能印出的特征尺寸小约 1.7 倍。图案太密时，机器一次印不出来，就要拆成两三遍分别印，每遍都占机器时间，也多一次出缺陷的机会。旁白算了账：一台 EUV 约 2 亿美元，High-NA 约贵一倍，能不能值回来，取决于能少几遍曝光。Chris 说，两家公司对同一台设备得出不同结论，原因在架构。\"我们用背面供电，这意味着你正面的间距要求会放松。\"背面供电把粗的电源线迁到晶圆背面，正面只留细信号线，走线空间就宽松了，High-NA 一次能直接印出来。他认为台积电没有背面供电，必须做更紧的间距，High-NA 做不了，只能继续用双重曝光的 EUV。\"对他们来说不是很有帮助，对我们则很有帮助。\"但这是英特尔一方的说法。市场此刻关心的是成本。台积电董事长魏哲家 6 月在股东会上称，High-NA 尚未量产的原因纯粹是成本，9 月又有报道称台积电已同意从 2030 年起在量产中使用 High-NA。英特尔把它留作 14A 的选项，Chris 称会跟客户逐个讨论：\"它有价值，也有增加的复杂度。\"英特尔如今也替别家公司造芯片（代工），要向客户提供工艺设计套件（PDK），写明这个工艺能造什么、按什么规则造。Chris 承认，英特尔几十年只做自家产品，没有正式的 PDK 流程，\"18A 一开始是没有 PDK 的\"，客户反馈之后才补上，14A 一开始就按这个标准做。","news_type":1,"symbols_score_info":{"DRIV":0.6,"XNTK":0.6,"AIQ":0.6,"INTW":0.6,"INYY":0.6,"INT":0.6,"TTEQ":0.6,"LEGR":0.6,"QQQA":0.6,"SINTCmain":0.6,"LINT":0.6,"AIS":0.6,"INTC":1.95}},"isVote":1,"tweetType":1,"viewCount":48,"commentLimit":10,"likeStatus":false,"favoriteStatus":false,"reportStatus":false,"symbols":[],"verified":2,"subType":0,"readableState":1,"langContent":"CN","currentLanguage":"CN","warmUpFlag":false,"orderFlag":false,"shareable":true,"causeOfNotShareable":"","featuresForAnalytics":[],"commentAndTweetFlag":false,"andRepostAutoSelectedFlag":false,"upFlag":false,"length":27,"optionInvolvedFlag":false,"subscribersOnly":false,"subscribersOnlyAccessible":false,"xxTargetLangEnum":"ZH_CN"},"commentList":[],"isCommentEnd":true,"isTiger":false,"isWeiXinMini":false,"url":"/m/post/621390231852256"}
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